Inhaltsverzeichnis
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Regelungsanweisungen
6.9
Voreilung/Verzögerung (LLAG)
CPU
QnA-Serie
Q4ARCPU
Operanden
MELSEC Q
Interne Operanden
(System, Anwender)
Bit
s1
—
s2
—
d1
—
d2
—
GX IEC
Developer
MELSEC-Anweisungsliste
GX
Developer
Variablen
Operand
s1
s2
d1
d2
Regelungsanweisungen MELSEC Q4AR/QnPH/QnPRH
System Q
Q12P(R)HCPU
Q25P(R)HCPU
©
MELSECNET/10/H
File-
Direkt J \
Register
Wort
Bit
©
©
—
©
©
—
©
©
—
©
©
—
Bedeutung
Anfangsadresse der Eingangsdaten
Anfangsadresse der Konstanten, die von der Anweisung verwendet werden
Anfangsadresse des Blockspeichers
Anfangsadresse des Arbeitsspeichers
Voreilung/Verzögerung (LLAG)
Operanden
Sonder-
Index-
module
Register
U \G
Zn
Wort
—
—
—
—
—
—
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—
—
—
—
—
Kontaktplan
Error
Konstanten
Flag
Andere
K, H (16#)
—
—
—
—
SM0
—
—
—
—
IEC-Anweisungsliste
UNIRDME1, UNIRDKE1, UNIRDE1
Schritte
9
UNIRDGE1
6 – 55
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