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VIPA System SLIO
Mechanismus der Syn-
chronisation
11.3
Projektierung
11.3.1
Hardware-Konfiguration CPU
Vorgehensweise
HB300 | CPU | 015-CEFNR00 | de | 20-32
n
Zyklus 1: Die Eingangssignale werden zum Zeitpunkt des Sync-Signals an den Ein-
gabemodulen gelesen und an die CPU weitergeleitet.
n
Zyklus 2: Das Eingangsprozessabbild wird an den OB 61 übergeben, der OB 61
abgearbeitet und danach das Ausgangsprozessabbild an die System SLIO Module
weitergeleitet.
n
Zyklus 3: Zum Zeitpunkt des Sync-Signals werden die Ausgänge auf System SLIO
Ausgabemodulen frei geschaltet.
Die CPU-Komponenten PLC und EtherCAT-Master werden durch einen Interrupt syn-
chronisiert. Dieser Interrupt wird generiert aus dem System SLIO Bus Timer und der
EtherCAT-Bus-Zykluszeit. Die Synchronisation der EtherCAT-Slaves erfolgt mittels DC.
EtherCAT-Slaves, welche DC nicht unterstützen, werden nicht synchronisiert. Bei VIPA
besitzt immer der 1. DC-fähige EtherCAT-Slave im Netzwerk die DC-Referenzzeit. Die
Synchronisation zwischen der DC-Referenzzeit und dem EtherCAT-Master erfolgt im
EtherCAT-Master. Hierauf wird auch der System SLIO Bus Timer synchronisiert. Im
SPEED7 Studio können Sie die EtherCAT-Bus-Zykluszeit vorgeben.
1.
Starten Sie das SPEED7 Studio.
2.
Erstellen sie im Arbeitsbereich mit "Neues Projekt" ein neues Projekt.
ð Ein neues Projekt wird angelegt und in die Sicht "Geräte und Netze" gewech-
selt.
3.
Klicken Sie im Projektbaum auf "Neues Gerät hinzufügen ..." .
ð Es öffnet sich ein Dialog für die Geräteauswahl.
Optional: Einsatz Taktsynchronität
Projektierung > Hardware-Konfiguration CPU
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