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1.3
Aufbau des ERTEC 200
In der folgenden Abbildung sind die Funktionsgruppen mit den gemeinsamen Kommunikationswegen dargestellt.
LBU / MII + SMI /
External
ETM / GPIO
Memory Interface
48
MUX
74
48
Local
Memory-
Bus Unit
Controller
16 Bit
(EMIF)
(LBU)
Master
Slave
Input
MUX/Arb.
stage
Multi-Layer-AHB
50 MHz/32Bit
3
16
16
Abbildung 1: ERTEC 200-Block-Diagramm
Copyright © Siemens AG 2010. All rights reserved.
Änderungen vorbehalten
ARM-
DMA-
Interrupt-
Controller
Controller
Master
Slave
Slave
14
Input
Decode
Decode
stage
Input
stage
Master
AHB-
Wrapper
Slave
32 Bit
MC-Bus
Switch Control
Ethernet-
Ethernet-
SMI
Kanal
Kanal
(Port 1)
(Port 2)
MII-1
MII-0
PHY
PHY
(Port 1)
(Port 2)
JTAG / Debug
7
ARM946ES
BS-
with
TAP
I-Cache
,
(8kByte)
D-Cache
,
(4kByte)
ETM
D-TCM
(4kByte)
Interface
Master
13
Input
stage
MUX/Arb.
Slave
AHB-
Wrapper
Master
(50MHz)
SC-Bus
(50MHz)
2-Port Switch
9
25MHz
TRACE_
REF_
F_CLK
CLK
CLK
1
1
1
1
Clock-Unit
1
APB
50MHz / 32 Bit
GPIO
AHB/APB
Bridge
1 x UART
SPI1
Interface
32 Bit
3 x Timer,
Watchdog,
F-Timer
K-SRAM
64 kByte
System
Control
Boot-
ROM
(8 kByte)
7
MC-PLL Signals
21
20
ERTEC 200 Handbuch
Version 1.1.2
1
Reset
PLL
4
Test
13
32
P
P
5
GPIO,
UART,
32
SPI,
o
Timer,
W atchdog,
8
r
t
2
s
PHY2
PHY1
ERTEC200
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