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Peripherie am APB-Bus
Der Baustein ERTEC 200 besitzt mehrere Peripherie-IO-Funktionsblöcke. Diese sind am 32-Bit-Peripheriebus APB
angeschlossen. Auf die Peripherie können der ARM946E-S, DMA-Controller und LBU – Interface zugreifen. Folgende
Peripherie ist verfügbar:
Boot-ROM 8kByte
GPIO 32-Bit (*)
UART
SPI-Interface
Timer 0 - 2
F-Timer
Watchdog
System-Control-Register
(*)Die vollen 32 Bit für GPIO In-/Output stehen nur dann zur Verfügung wenn keine alternativen Funktionen parametriert sind.
Die am APB-Bus angeschlossenen Peripherie-Funktionsblöcke verfügen über unterschiedlich breite Dateninterfaces.
Aus der folgenden Tabelle sind die Datenbreite und die unterstützten Zugriffsmechanismen ersichtlich. Nicht erlaubte
Zugriffsarten, wie z.B. byteweises Laden von Timer-Reload-Register, werden hardwaremäßig nicht abgefangen.
Zugriffsarten
Bit 31:24
Bit 23:16
8 Bit
8 Bit
16 Bit
-
-
-
-
Tabelle 7: Zugriffsart und Datenbreite der Peripherie
Zugriffe auf nicht ausdekodierte Speicher- bzw. Registerbereiche lösen den FIQ1-Interrupt aus. Abgeschlossen wird der
Zugriff durch einen generierten „Ready" vom APB-Adressdecoder. Schreibzugriffe haben keinen Einfluß auf das System.
Lesezugriffe liefern undefinierte Daten.
4.1
BOOT-ROM
Im ERTEC 200 ist ein BOOT-ROM implementiert, der mit seinem integrierten Opcode einen Software-Download von
einem externen Speichermedium unterstützt. Für die unterschiedlichen Boot- und Download-Modes stehen verschiedene
Routinen zur Verfügung. Um die Quelle und den Mode auszuwählen stehen am ERTEC 200 vier Eingänge BOOT[3:0]
zur Verfügung. Während der aktiven Resetphase werden die Boot-Pins eingelesen und im Register
System-Control-Registerbereich abgespeichert.
Nach Anlauf des Prozessors wird anhand der Codierung in die entsprechende BOOT-Routine verzweigt und der
Download durchgeführt. Nach Beendigung des Downloads können die geladenen Funktionen ausgeführt werden.
Nachdem RESET inaktiv geworden ist, stehen die BOOT-Pins als normale EMIF -Pins zur Verfügung.
Folgende Kriterien führen zu einem Bootvorgang:
HW-Reset
•
Watchdog-Reset
•
Software-Reset durch Setzen des Bits XRES_SOFT im Reset-Control-Register (System-Control-Register-
•
Bereich)
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Änderungen vorbehalten
Bit 15:8
Bit 7:0
32 Bit
8 Bit
8 Bit
16 Bit
32 Bit
16 Bit
-
8 Bit
Waitstates am AHB
Read
Write
Funktionsblock
Timer0/1/2, F-Counter,
2
0
System-Control-Register,
Watchdog, Boot_Rom
2
0
GPIO
2
0
SPI1
2
0
UART
32
BOOT_REG
im
UU
UU
ERTEC 200 Handbuch
Version 1.1.2
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