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PHY_STATUS
UART_CLK
Tabelle 16: Übersicht System-Control-Register
4.8.2
System-Control-Register Beschreibung
ID_REG
Beschreibung
Identifikation ERTEC 200.
Bit-Nr
Name
31..16
ERTEC200-ID
15..8
HW-RELEASE
7..0
reserved
BOOT_REG
Beschreibung
Boot-Mode-Pins BOOT(3:0) lesbar.
Bit-Nr
Name
31..4
Reserviert
3 .. 0
BOOT[3:0]
CONFIG_REG
Beschreibung
ERTEC 200-Config-Pins CONFIG(6:1) lesbar.
Bit-Nr
Name
31..7
Reserviert
6 .. 1
CONFIG[6:1]
0
Reserviert
RES_CTRL_REG
Beschreibung
Steuerregister für Reset des ERTEC 200.
Bit-Nr
Name
31..13
Reserviert
12:3
PULSE_DUR
2
EN_WD_SOFT_
RES_IRTE
1
XRES_SOFT
0
WD_RES_FREI
Copyright © Siemens AG 2010. All rights reserved.
Änderungen vorbehalten
0x0060
4 Byte
0x0070
4 Byte
R
Addr.: 0x4000_2600
Beschreibung
ERTEC 200-Kennung: 4027h
HW-Release: 01h
R
Addr.: 0x4000_2604
Beschreibung
Reserviert
Lesen von Boot[3:0] Pin
R
Addr.: 0x4000_2608
Beschreibung
Reserviert
Lesen von CONFIG[6:1] Pin
Reserviert
Addr.: 0x4000_260C
W/R
Beschreibung
Reserviert
Puls-Dauer des SW- oder Watchdog-Resets.
T
= (8 x n + 8) x T
RES_PULSE
BB
BB
T
:
APB-Takt-Periode (1/50MHz = 20 ns)
CLK
BB
BB
n:
Wert von PULSE_DUR (0 .. 1023)
Die integrierten PHYs benötigen eine Resetdauer von > 100µs. Damit muss
n > 625 eingestellt werden!
0: Der IRTE-Switch-Controller wird beim Watchdog- / Soft-Reset nicht
zurückgesetzt.
1:
Der
IRTE-Switch-Controller
zurückgesetzt.
1: Software Reset (nicht speichernd)
1: Freigabe Watchdog Reset
R
0x00000000
R/W
0x00000000
Default: 0x4027_0100
Default: Bootpins[3:0]
Default:Configpins[6:1]
;
CLK
BB
BB
wird
beim
58
PHY1/PHY2
Statusregister
UART-Clock Auswahl
50MHz/6MHz
Default: 0x0000_0004
Watchdog-
/
Soft-Reset
ERTEC 200 Handbuch
Version 1.1.2
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