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F
UARTCLK
BAUDDIV = ------------------------- - 1
16 * Baud-Rate
Null als Devisor ist nicht gültig.
UARTLCR besteht aus 3 Bytes. Das schreiben der Bytes ist abgeschlossen, wenn UARTLCR_H beschrieben
wurde. Soll eines der ersten beiden Bytes verändert werd, so muss nach der Änderung am Schluss UARTLCR_H
beschrieben werden.
Beispiel: UARTLCR_L und/oder UARTLCR_M schreiben, UARTLCR_H schreiben als Übernahme.
Nur UARTLCR_H schreiben bedeutet Bits UARTLCR_H schreiben und übernehmen.
UARTCR
(1)
UARTCR
(2)
Beschreibung
UART Control Register
Bit.-Nr
Name
0
UARTEN
1
SIREN
2
SIRLP
3
MSIE
4
RIE
5
TIE
6
RTIE
7
LBE
UARTFR
(1)
UARTFR
(2)
Beschreibung
UART Flag Register
Bit.-Nr
Name
0
CTS
1
DSR
2
DCD
3
BUSY
4
RXFE
5
TXFF
6
RXFF
7
TXFE
Copyright © Siemens AG 2010. All rights reserved.
Änderungen vorbehalten
R/W
Addr.: 0x4000_2314
R/W
Addr.: 0x4000_2414
Beschreibung
UART Enable = 1 UART Senden/Empfangen von Daten ist möglich
SIR Enable = 1
IrDA SIR Endec ist freigegeben. Das Bit kann nur dann
verändern werden, wenn UARTEN = 1
IrDA SIR Low Power Mode
Modem Status Interrupt Enable = 1
Receive Interrupt Enable = 1
Transmit Interrupt Enable = 1
Receive Timout Interrupt Enable = 1
freigegeben
Loop Back Enable
R
Addr.: 0x4000_2318
R
Addr.: 0x4000_2418
Beschreibung
Clear To Send Dieses Bit ist das inverse Signal des UART-Eingangs CTS.
Data Set Ready Dieses Bit ist das inverse Signal des UART-Eingangs DSR.
Data Carrier Detect Dieses Bit ist das inverse Signal des UART-Eingangs
DCD.
UART Busy Das Bit ist gesetzt, wenn Sendedaten in Arbeit sind oder wenn
der Transmit-FIFO nicht leer ist.
Receive FIFO Empty = 1 wenn
FIFO ist gesperrt und Receive Holding Register ist leer
FIFO ist freigegeben und Receive-FIFO-Buffer ist leer.
Transmit FIFO Full = 1 wenn
FIFO ist gesperrt und Transmit Holding Register ist voll
FIFO ist freigegeben und Transmit-FIFO-Buffer ist voll.
Receive FIFO Full = 1 wenn
FIFO ist gesperrt und Receive Holding Register ist voll.
FIFO ist freigegeben und Receive-FIFO-Buffer ist voll.
Transmit FIFO Empty = 1 wenn
FIFO ist gesperrt und Transmit Holding Register ist leer
FIFO ist freigegeben und Transmit-FIFO-Buffer ist leer.
Seite
Default: 0x00
Default: 0x00
Interrupt ist freigegeben
Receive-Interrupt ist freigegeben
Transmit-Interrupt ist freigegeben
Receive-Timout-Interrupt ist
Default: 0x9-
Default: 0x9-
50
ERTEC 400 Handbuch
Version 1.2.2
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