Hitachi CL32W35TAN Serviceanleitung Seite 197

Die Stromversorgung für den integrierten Schaltkreis ist 3,3V, aber der Ausgangs-Transistorpuffer wird von einer separaten
analogen 9V Leitung direkt vom IDTV oder STB Motherboard versorgt. Die 9V werden von L500, C500, C521, C525 lokal gefiltert.
Die Versorgung des integrierten Schaltkreises wird von L501, C503, C514 gefiltert.
Er wird vom I2C Bus im Digital-Modul gesteuert, und die Rückstellung wird vom CPU gemeinsam mit dem AV-Chip erzeugt, die
Mitnehmer sind R532, R533 und die Reihen-Schutz-Widerstände sind R508 und R510. R509 ist montiert, um die I2C Adresse
einzustellen.
Mit R507 werden die Vergleichsspannungen des Digital-Analog-Wandlers eingestellt, um die korrekte Ausgangs-Amplitude zu
erhalten.
Der Chip benutzt den 27MHz Haupt-Taktgeber als Bezug, um die ankommenden Video-Daten zu verarbeiten, diese kommen vom
integrierten Schaltkreis des Taktgeber-Puffers.
Die Video-Eingabe wird in 8 Bit paralleler 4:2:2 Form vom AV Decoder synchronisiert mit dem 27MHz Haupt-Taktgeber.
Die Ausgänge sind gemischt (CVBS), rot (R), grün (G) und blau (B), die durch Transistorpuffer (Q500 – Q503, R522, R516, R17,
R505, R506, R504, R514, R517, R513, R520, R519, R521) an den Video-Ausgangs-Anschluss zwischengespeichert werden. Ein
zusätzlicher Filter (C501, C518, C519, L502, L503) wird in der Misch-Leitung benutzt, um mögliche Treppeneffekte weiter zu
vermindern, so dass das Video für einen Fernseher geeignet wäre, in dem digitale Verarbeitung angewandt wird. Die Video-
Ausgänge werden bei den Ausgangs-Stiften von PL501 weiter gefiltert, um elektromagnetische Störfreiheit (EMC/ESD) zu bieten.
Das System läuft mit dem PAL-Encoder in übergeordneter Betriebsart, d.h. es liefert die horizontale und vertikale Synchronisierung
an den AV Decoder.
Der Demux sendet die Breitwandraumton-(WSS)Information in I2C Form an den Video-Encoder zur Einfügung in Leitung 23 des
Misch-Stroms. Der CPU sendet diese Information auf dem I2C Bus an den integrierten Schaltkreis.
Es gibt Daten- und Taktgeber-Verbindungen mit dem CPU, so dass VBI World Standard Teletext (WST) unterstützt werden kann,
aber diese Einrichtung wird gegenwärtig nicht unterstützt.
AUDIO DIGITAL-ANALOG-WANDLER (DAC)
Der integrierte Schaltkreis (IC501) ist ein Quarz CS4334 Typ, betrieben von 5V, um genug Höhe für einen vollen SCART Pegel-
Audio-Ausgang ohne Verzerrung zu geben. Die 5V Versorgung wird von L505, CC508, C509, C522, C524 lokal entkoppelt.
Die seriellen Daten (ASDATA) von PCM, Abtastungs-Taktgeber (LRCLK), Bit-Taktgeber (BCLK) und Überabtastungs-Haupt-
Taktgeber (A_CLK) werden vom integrierten Schaltkreis des AV Decoders an den Audio Digital-Analog-Wandler geliefert.
Die Ausgänge sind Stereo (links/rechts) Audio und werden von R511, R500, C504, C505 bei Ausgang (PL500) gefiltert, um ESD
und gewissen Interferenz-Schutz zu bieten.
Es gibt keine Steuerungs- oder Rückstellungs-Funktionen auf dem Digital-Analog-Wandler. Der Ausgang erfolgt über PL500.
EXTERNER DRAM REGLER (IC700, IC701)
ALLGEMEINES
Die Flachbaugruppe hat Vorkehrungen für einen externen DRAM Regler, die im E-BUS abgebildet sind. Die Chip-Auswahl
dafür wird durch einen integrierten CI A Schaltkreis geleistet. Damit können der 16bit breite Datenübertragungsweg und der 24
Bit Adressbus zusätzliche 2MB EDO DRAM steuern. Er benutzt IC700, IC701 und deren dazugehörige Komponenten, wird
aber gegenwärtig nicht benutzt.
SCHALTKREIS-BESCHREIBUNG
Ein Altera-Gerät (7128 Serie) wird für diese Funktion benutzt, es benutzt den E-BUS als Haupt-Datenübertragungsweg und
eine vom CI A Chip abgebildete Chip-Auswahl. Der unterstützte DRAM ist ein 2MB (1M x 16 Bit) EDO DRAM ähnlich dem, der
vom Haupt-CPU unterstützt wird.
Er ist inbegriffen, um eventuelle zukünftige Erfordernisse abzudecken, wird aber gegenwärtig nicht benutzt.
JTAG TEST-FÄHIGKEIT
Der Altera-Chip, der als externer DRAM Regler benutzt wird, hat JTAG Test-Fähigkeit. Er kann konfiguriert werden als Teil
eines Testsystems mit 'einer Schleife' oder 'zwei Schleifen' mit einigen der anderen Chips auf der Flachbaugruppe, näheres
dazu im 'JTAG Test' Abschnitt weiter unten.
IEEE1394 SCHNITTSTELLE (IC600, IC601)
ALLGEMEINES
IEEE1394 ist ein schneller serieller Bus, der konzipiert ist, mit Übertragungs-Geschwindigkeiten von 100MB/s, 200MB/s und
400MB/s zu arbeiten. Er kann über angemessen lange Kabelwege treiben, z.B. zwischen Räumen, und kann deshalb eingesetzt
werden, um volle oder teilweise Transportströme zwischen Anzeigegeräten und Quellen, z.B. digitalen Videocassettenrecordern,
laufen zu lassen.
Die Flachbaugruppe hat Vorkehrungen für eine IEEE1394 Schnittstelle mit zwei Buchsen-Positionen. Das erfordert zwei integrierte
Texas Instruments Schaltkreise, einen in den E-BUS abgebildeten Sicherungsschicht-Chip und einen Bitübertragungsschicht-Chip.
Er ist konzipiert, eine Chip-Auswahl zu benutzen, die der integrierte Schaltkreis der gemeinsam Schnittstelle A bereitstellt.
Die benötigte Schalttechnik ist IC600, IC601 und die dazugehörigen Komponenten.
SCHALTKREIS-BESCHREIBUNG
Von Texas Instruments entwickeltes Silizium wurde in diese Funktion eingeplant. Sie besteht aus einem integrierten
Sicherungsschicht-Schaltkreis (IC600), der effektiv Teil der Daten-Leistungsprozedur-Umsetzung ist zwischen der
Regler/Daten-Quelle (dem MPEG CPU) und dem Bitübertragungsschicht-Chip (IC601), der durch CN601, CN602 mit der
Außenwelt kommuniziert, um eine zweiseitig gerichtete, serielle Daten-Hochgeschwindigkeits-Verbindung zu bieten.
196