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2.3
CPLD-Schnittstelle
Auf dem EB 200 ist ein CPLDs der Fa. Lattice vom Typ LC4256C integriert. Mit dem CPLD werden folgende
Funktionen realisiert:
Serielle Speicherbausteine Ansteuerung Boot-/Normalbetrieb
Anschluß und Auswahl der Bootkonfiguration
Anschluß und Auswahl der Systemkonfiguration
Generierung der verschiedenen Boot-Chip-Selects
Interrupts der Ethernet-Controller weiterleiten
Readyanpassung für externe Busanschaltung
Hardwareausgabestand
Die Programmierung des CPLD kann über die JTAG-Schnittstelle X63 erfolgen (Beschreibung siehe Kapitel
7.11).
2.4
Resetsystem des EB 200
Beim Resetsystem des EB 200 unterscheiden wir 3 Resetpfade:
Power On Reset:
Dieser Reset wird beim Spannungshochlauf und mit dem integrierten Resettaster auf dem EB 200 generiert.
Das Signal RESET_N wirkt auf folgende Funktionseinheiten.
Zurücksetzen der ERTEC 200-Logik bis auf PCI/LBU-Seite
Ausgang PHY_RES_N wird aktiviert
Ausgang SRST_N wird aktiviert
Ausgang RESET_N ist auf Peripheriesteckplatz verdrahtet
Host - Reset:
Wird das EB 200 mit einem aktiven Host betrieben, dann wirkt der angeschlossene Host-Reset wie das
Signal RESET_N. Die Auswirkungen des Host-Reset sind die gleichen wie beim Power On Reset.
Reset des Debuginterfaces:
Das Debuginterface ist mit den beiden Resetsignalen SRST_N und TRST_N des EB 200 verbunden.
Dadurch kann der Debugger den Reset folgender Funktionsgruppen auslösen und überwachen.
Zurücksetzen der ERTEC 200-Logik bis auf Host – Seite (LBU-Interface)
Ausgang PHY_RES_N wird aktiviert
Der Hardware-Reset steht nach Spannungshochlauf für mindestens 20 ms aktiv an.
SV
5V/3,3V
Controller
Reset
Taster
Abbildung 3: Resetlogik des EB 200
Copyright © Siemens AG 2010. All rights Reserviert.
Änderungen vorbehalten
3,3V
SV
3,3V/1,5V
1
Reset-
1
PORES_N
PCI-Interface
diskrete PHYs werden zurückgesetzt
Debuglogik wird zurückgesetzt
diskrete PHYs werden zurückgesetzt
JTAG-Interface
RESET_N
ERTEC
SRST_N
200
TRST_N
LBU-Steckplatz
19
Peripherie-
Steckplatz
MII-
Ethernetphys
RES_PHY_N
EB 200 Handbuch
Version 1.1.4
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